科创中国

行业领域

电子信息技术,计算机及网络技术,信息安全技术,软件

需求背景

基于FPGA的硬件仿真加速器研发背景主要是针对高性能计算领域，特别是针对需要大规模并行计算和高吞吐量计算的场景，如自然语言处理、机器学习、图像处理等。

在这些领域，传统的CPU计算方式已经无法满足日益增长的计算需求。因此，FPGA作为一种可编程的硬件设备，被越来越多地应用于这些领域。FPGA具有并行计算能力强、计算速度快、能耗低等优点，可以有效地提高计算效率和性能。

在硬件仿真加速器方面，FPGA也被广泛应用于各种数字信号处理、数字通信、图像处理等领域。这些领域需要进行大规模的并行计算和高吞吐量的数据传输，而FPGA可以提供高效的计算和数据传输能力，从而加速硬件仿真的过程。

需解决的主要技术难题

1. 硬件设计复杂性

FPGA芯片是一种高度灵活的芯片，可以实现复杂的逻辑功能。但是，随着芯片规模的增大，设计复杂性也在不断增加。硬件设计者需要面对大量的设计和调试工作，以确保硬件仿真加速器的正确性和性能。

2. 高性能模拟器开发

硬件仿真加速器需要模拟大规模的集成电路，这需要高性能的模拟器来实现。开发高性能模拟器需要模拟器的运行速度和精度都要达到较高的水平，同时还需要模拟器能够支持多种不同的硬件结构和算法。这需要投入大量的人力、物力和财力。

3. 仿真模型优化

为了提高硬件仿真加速器的性能，需要建立优化的仿真模型。这需要对硬件的行为和结构有深入的理解，同时还需要对仿真模型进行精细的优化，以确保仿真结果的准确性和效率。

4. 硬件加速器性能评估

为了验证硬件仿真加速器的性能和正确性，需要进行严格的性能评估。这需要对硬件仿真加速器的各项指标进行定量和定性的评估，以便及时发现和解决潜在的问题。

5. 并发性和并行性管理

在基于FPGA的硬件仿真加速器中，并发性和并行性是实现高性能的关键。如何有效地管理并发性和并行性是一个技术难题。这需要设计高效的并发性和并行性管理策略，以提高硬件仿真加速器的性能。

6. 高级综合和定制化设计

基于FPGA的硬件仿真加速器需要支持高级综合和定制化设计。高级综合是指将高级设计语言转换为低级语言的过程，而定制化设计是指根据特定需求对设计进行定制化的过程。如何实现高级综合和定制化设计是硬件仿真加速器的技术难题之一。这需要开发高效的综合和定制化设计工具，以提高设计效率和准确性。

7. 功耗和性能优化

基于FPGA的硬件仿真加速器需要在功耗和性能之间取得平衡。一方面，为了降低功耗和提高效率，需要采用低功耗设计和优化算法；另一方面，为了提高性能，需要采用高性能的计算和通信结构。如何在这两者之间取得平衡是硬件仿真加速器的技术难题之一。这需要采用先进的功耗和性能优化策略，以提高硬件仿真加速器的整体性能和效率。

期望实现的主要技术目标

1.仿真规模可扩展，支持10亿门以上ASIC设计的硬件加速仿真；

2.仿真主频可达5MHz以上，不低于2MHz；

3.支持原型验证模式和硬件仿真加速模式；

4.支持全自动综合编译，10亿门规模设计，综合编译时间不超过24小时；

5.支持原型验证模式断点保存，硬件仿真加速模式现场恢复；

6.支持自动级联，任何版本无需手动更改连线；

7.支持VGA、HDMI、DP/eDP显示接口的软件显示；

8.多板级联资源利用率可达到65%以上，平均资源利用率不低于60%；

9.支持全信号采集和波形实时查看和组合触发条件查看；

10.支持无需人工干预的全自动分割技术，以及人工干预优化的半自动分割技术；

11.支持多用户设计隔离，资源动态分配；

12.支持Ethernet、DDR、PCIE、GPIO、FMC转接等丰富的接口；

13.支持PCIE、DDR降速桥；

14.支持性能验证，全芯片包含各接口IP的时钟频率等比降频；

15.支持与主流调试工具集成，用户友好的调试界面，支持FSDB、VCD等多种波形数据格式，与现有EDA工具兼容；

16. TDM时分复用与交换多模互连硬件架构。

处理进度