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本课题针对基于忆阻阵列的神经元与突触电路设计、大规模稀疏神经网络的多忆阻阵列专用计算架构设计、基于计算阵列的神经网络芯片架构、大规模阵列互连网络结构、可重构系统的调度与映射方法、硬件友好神经网络应用模型设计等开展了深入研究。 （1）在神经元与突触模型及其电路实现方面，设计了基于RRAM/CMOS混合逻辑的用于二值卷积、乘累加卷积、脉冲卷积的神经元突触存储电路，并设计了小规模的存算融合的神经网络芯片架构。 神经元与突触电路设计： ① 乘累加神经元设计：设计了基于CMOS/RRAM混合逻辑的卷积运算神经元电路。其中突触权重存储为1T1R ReRAM阵列，并基于RRAM/CMOS混合逻辑完成乘法中的与运算；基于CMOS逻辑完成乘法中移位运算和部分和运算。 ② 脉冲神经元设计：构建神经元电路的基本单元：可配置基本运算单元CBU，采用1T1R 忆阻阵列存储二值权重，减少漏电功耗；采用 CMOS 逻辑电路完成神经元运算，避免忆阻器的高频率擦写。设计神经元计算电路，多个CBU串联为神经元电路，实现多种卷积核尺寸的卷积运算。

构建了一种二值卷积神经网络模型，在权重更新的过程中，前向传播采用二值化权重，反向传播采用浮点权重。为了加速硬件计算速度，设计了一种二值编码激活函数，使用同或和比较运算替代乘法运算，简化了二值卷积、BN计算以及激活函数计算等过程，提升了硬件计算的效率，降低了计算功耗，同时也降低了对特征数据的存储需求。

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